在電路設計中，經(jīng)常會遇到一些 IC 的引腳并未在應用中使用到的情況，那么，該如何處置呢？首先，當然是閱讀此 IC 的產(chǎn)品手冊，查看里面的相關介紹。其次，即便沒有從中得到明確的處置信息，也不能等閑置之，我們?nèi)孕枇私馄涔δ堋⒋嬖冢ɑ驊摯嬖冢┑碾娢?、可能（或必須）流進 / 流出的電流、對靜電或 RF 影響的靈敏度，以及是否需要其他種類的容性或阻性負載，再決定處置辦法，從而保證整個系統(tǒng)的安全可靠。
單片機未使用引腳的合理處理
通常我們并不會把所有的單片機的引腳都用完，有時候我們也在同一個產(chǎn)品上分高低配，因此如何對待一些不使用的引腳就成了一個問題。首先我們看一下單片機引腳的結構。
我們可以發(fā)現(xiàn)，一般單片機的 IO 口都是可以配置的。
CMOS 器件引腳由 N 溝道和 P 溝道場效應管，通常在一個時刻，只有一個管子是開通的，但是，有一個非常短的時間轉換期，這兩種管子都會部分導通，在一個管子關閉而另一個開啟的時候。一個沒有端接的輸入口可能振蕩或在一個中間電平上浮動，導致所有場效應管設備都將在一個微導通的狀態(tài)，導致了管子的損耗，增加了噪聲，并要消耗額外的電源電流。
(Input Only)輸入專用管腳
1. 使用上拉或下拉電阻，將每個未使用的引腳拉到 VSS 或 VDD，這是推薦的使用方法
2. 捆綁在一起，并用單個電阻上拉 / 下拉到 VDD 或地，節(jié)省元件數(shù)量和成本，但是這減少了減少的靈活性。
(Input/Output)輸入 / 輸出引腳
1. 每個引腳的下拉一個電阻到地(VSS)。
2. 幾個引腳連下拉同一個電阻到地(VSS)。
3. 不連接的針腳，軟件程序配置 IO 口為輸出口，并將它們設置為輸出低。
4. 連接一個電阻到 Vss，軟件程序配置 IO 口為輸出低。
5. 直接連接到地，軟件程序把端口配置成高阻抗輸入口，設置寄存器為輸出低狀態(tài)。
注意這將引發(fā)雙發(fā)失誤導致的問題(引腳從輸入到輸出的變化，輸出從低到高狀態(tài)變化)。
風險在于：
最后，我覺得還是每個電阻接到地比較安全。
模擬 IC 未使用引腳注意事項
模擬 IC 上的未使用引腳可能會通過靜電放電（ESD）而大大提高器件過早失效的風險。盡管不用的輸出端可以不用連接，而且一般也如此，但無論這個引腳是模擬的還是數(shù)字的，通常最好連接到一個電源。在單電源系統(tǒng)中，通常連接的是負電源，即“地”，在雙電源系統(tǒng)中則是中間電源軌，但也有一些重要的例外情況。務必閱讀淺顯易懂的數(shù)據(jù)手冊，按照其中的建議行事。然而，如果其中沒有涉及到這一內(nèi)容，接地通常是極佳做法。
未使用的放大器輸入端是一個重要的例外情況。將放大器未使用的輸入端接地可能會增加功耗。因此，這種情況下的極佳做法，常常也是唯一安全的做法，是將放大器接成緩沖器，將該輸入端連接到兩個電源軌之間的某一電位。
CMOS 開關和多路復用器是對稱器件，其信號輸入端和輸出端是可以互換的，因此所有未使用的引腳都應被視為輸入，而不是輸出。所以，這些引腳都應接地。
內(nèi)部上拉或下拉電阻將輸入端上拉至正電源或下拉至地。如果未使用的輸入端具有這樣的一個電阻，則不需要進行連接。然而，如果連接該引腳，則應將它與其電阻一樣連接到同一電源，因為任何其它連接都會導致電流流入電阻，帶來功耗（該功耗可能相當小，但只要可能就應避免任何浪費）。
特別要注意未使用的邏輯輸入，因為在不使用時，某些邏輯輸入必須連接到邏輯 1。此外，某些邏輯輸入具有三種狀態(tài)，而不是兩種，開路條件也被定義為一種邏輯狀態(tài)，這種輸入可能需要保持不連接。
總而言之，必須將未使用 IC 引腳的連接作為模擬電路設計過程的重要部分加以考慮，不可輕視。
FPGA 未使用引腳的配置
在使用 FPGA 過程中，未使用引腳的配置是很重要的。一般未用管腳設置成三態(tài)輸入或弱上拉輸入。
以 Altera FPGA 為例，一般是將沒使用的管腳設置為三態(tài)輸入比較安全。利用 Quartus II 將未使用管腳設置為三態(tài)輸入
選擇 Assignments→Settings→Devices and Pin Options，打開一個選項卡，選項卡中選擇 Unused Pins 就可以對未定義的管腳配置了 As input tri-stated。
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